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　　在65nm制造工藝條件下，依靠電池供電的器件正在大量出現。這種先進的工藝技術使得新器件較前代工藝的同類器件具有很多改進。采用65nm工藝之后，設計人員可以在一塊單獨的裸片上集成遠多于過去的晶體管，還可以在器件中集成多個IP內核、大量的嵌入式存儲器、更多的復雜模擬電路，同時實現比90nm工藝下類似器件更高的性能、更低的功耗和更低的成本。

　　然而在65nm下，由于器件中晶體管漏電流造成的功耗卻遠高于(呈指數關系)舊工藝結點下的器件。因此，臺積電(TSMC)之類的大型晶圓代工廠已經將減小漏電流當作65nm參考流程中的一個首要任務。泄漏并不是什么新現象，但65nm工藝器件的工作電壓比老工藝器件的工作電壓低，因此開啟單個晶體管所需的閾值電壓也比老工藝的器件低。閾值電壓較低就可能經常無意中觸發非活動的狀態，從而導致源極到漏極流過很大的電流，或者說導致泄漏。用于解決這一問題的最新技術往往采用內建高Vt標頭(header)或標尾(footer)的多閾值邏輯門，標頭和標尾用于在空閑狀態下關斷邏輯門。此外，也可以在設計邏輯中添加一些特定的電源關斷模式，而且設計師們也正在利用更多的門控時鐘來管理設計中每個時鐘區的功耗。以上各種方法綜合起來，正在幫助我們減小晶體管的泄漏。

　　要想充分利用這些新技術，設計人員必須在整個設計流程中都非常關注功耗問題。硬件工程師和嵌入式軟件工程師都必須盡早參與，以保證產品的設計成功和按時發布。同時，低功耗設計對設計驗證，尤其是對所有電源管理特性的驗證，也有很大影響。因為這需要在所有可能的工作條件下進行大量驗證工作，包括測試每種功率模式。對所有功率模式(上電和掉電)以及隨后的器件行為序列的測試必須在流片之前完成。此外，驗證工程師還必須進行測試以保證孤立的邏輯也能正常工作。這是利用帶隨機和定向案例的廣泛的測試套件實現的。

　　實現功耗相關特性的自動化驗證是一次意義重大的努力，它要求設計人員在整個設計過程中都給予驗證工作足夠的重視。例如，低功耗邏輯測試套件必須確保專用邏輯不但能降低動態功耗，還能保證掉電的電路在任何工作狀態下都不會向工作的電路傳播隨機數據。為確保這些問題不會發生，設計過程中每出現一次代碼修改，驗證工程師都必須進行大量仿真，并采用大量其他的格式驗證資源。

　　低功耗可測試性設計面臨的挑戰

　　一個常被忽視，或者說設計人員最多在設計后期才會考慮的問題，是器件在制造測試過程中的功耗。在可測試性設計(DFT)中，尤其是低功耗器件的DFT中，需要考慮的問題很多。其中，盡早并且嚴格注意制造測試中的功耗，對于大量交付可靠的低功耗器件而言，十分關鍵。因為在制造測試過程中，器件的功耗如果大大超出器件的功率指標，可能會導致閘極氧化層擊穿，嚴重時甚至會損壞芯片。

　　低功耗DFT的最佳方案需要采用一種“設計時測試”(Design With Test, DWT)流程，以便最好地解決標準的設計和實現流程中的測試問題，從而保證將這些問題帶來的影響降至最小，并最終得到高質量的低功耗器件。DWT方法是指在整個設計流程中都采用同樣的功耗感知測試策略，以便使每種工具都能注意到，盡量減小每一個低功耗測試步驟帶來的影響，從而解決65nm低功耗器件制造中較難解決的測試問題。DWT方法將對功耗的關注深植入設計、實現和測試工具中，因而采用該方法后，可以將器件的功耗限制與時序、面積、良率和測試等其他約束條件聯合起來，進行全面優化。

　　DWT助推低功耗DFT

　　采用DWT方法時，工具的集成深度以及不同工具之間是否具備流暢的互通性，決定了RTL驗證、綜合、測試、等效檢驗、區域規劃以及布局和布線工具之間的功耗約束情況。全面優化的結果是使制造出的芯片可測性很高，并且器件不但在工作過程中，而且在制造流程的測試過程中都能夠滿足功耗預算。這種方法要求不論設計進行到流程的哪個階段，都采用同一個文件定義功耗因素，從而保證整個流程中的所有工具對器件的功耗要求都有相同的理解。